maxplus2下载|MAX+plus ii图形仿真软件 官方最新版V10.2下载
MAXplus2是一款电脑PLD开发软件，该工具能对电子器件进行图形仿真，极为精准的对器件进行编程开发，对逻辑电路进行设计并测试，分分钟完成，极易上手使用。
软件介绍
max+plus ii下载Max+plusII是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，知识兔使用MAX+PLUSII，知识兔从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面，Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者使用。
软件功能
1.设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初， Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。
2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中，有时跳过这一步。
3.设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。
4.优化。对于上述综合生成的网表，知识兔根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。
5.布局布线。在PLD设计中，3-5步可以用PLD厂家分享的开发软件（如 Maxplus2）自动一次完成。
6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。（ASCI设计中，这一步骤称为第二次Sign—off）。
7.生产。布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产
安装教程
MAX+plus2 II的安装比较简单，一直下一步基本就完成了，不过软件的破解会比较复杂，所以小编这里带来了完整的安装教程，知识兔让你完成安装和激活工作。
安装MAX+PLUS II 10.2目录中的软件
运行MAX+PLUS II 10.2\setup.exe
至完成安装。
安装成功后，第一次运行MAX+plus II时，会弹出一个对话框提示”遵守协议”，
需要用鼠标将下拉条拉到最后，“OK“按钮才会点亮，然后知识兔选择“OK“
按钮即可。另外一种解决方法是：按两次“TAB”键后，“OK“按钮
即可点亮。
另外：
复制CRACK名称为ALTERA.DAT(或另一license.dat文件)的LICENSE文件,到MAX+plus II
的安装目录下（如d:\maxplus2）。
运行MAX+plus II，进入MAX+plus II集成环境，知识兔选择”Option”-> “License Setup”菜单，
弹出一个对话框。按”Browse”按钮，知识兔可以选择授权（LICENSE）文件，此时选择前面COPY进的授权文件即可，
按“OK”后，退出MAX+plus II集成环境后，再次运行MAX+plus II，所有特性都可以使用了。
此软件安装和使用中应该注意：
1、软件安装前和使用中应注意计算机时间必须为当前时间（年月日）不要向后退，否则此软件可能无法正常使用！
2、此软件对病毒敏感，计算机中稍有病毒，在使用中即会严重影响软件的正常使用，并会出现许多无法确定的问题！
3、不要将MAXPLUSII更低版本的设计用此软件编译（纯VHDL文件除外）。
4、若编辑FLEX10K或ACEX1K系列器件，应该消去QUARTUS适配技术，否则任意引起编译错误，方法如下：
A、打开MAXPLUSII，知识兔选择COMPILER选项，然后知识兔可以看到跳出编辑窗，最后选定待编译的文件为工程文件；
B、知识兔选择“PROCESSING”项，在此窗口上选择“FITTER SETTINGS”；
C、在跳出的窗口消掉左上角的勾，及关闭“USE QUARTUS FITTER FOR FLEX10K AND ACEX1K DEVICES”
D、开始编译。
使用教程
MAXplus2软件本身为上一代产品，并且知识兔对于新手也比较不友好，入门门槛较高，不过如果知识兔你使用过其他仿真产品能更易于上手，所以小编这里带来了MAXplus2的基础使用教程，知识兔帮助你更快上手。
基本操作+demo
1.在E:盘下新建文件夹My_prjct
2.编辑输入并保存VHDL源文件
选中【File】->【New】，新建一个设计文件，知识兔选择【Text Editor file】，知识兔打开文本编辑器。
用键盘输入设计文件：多路选择器，并存入自己新建的文件夹，存盘文件名为：ZL5319.VHD
存盘后，若输入正确，代码关键字将改变颜色。
选择【File】->【Project】->【Set Project to Current File】。注意顶部路径指向改变
选择【Assign】->【Device】,先消去【Show only fastest speed grades】显示全部选项，再以如图配置为例：
选择【Max+plus II】->【Compiler】,显示编辑窗
选择VHDL文本编辑版本号和排错：选择【Interfaces】->【VHDL Netlist Reader Settings】,选择【VHDL 1993】
选择【Processing】->【Fitter Settings】,消去【Use Quartus…】处的勾，知识兔选择【OK】，单击编辑器的【Start】,编辑完成
3.时序仿真
选择【File】->【New】->【Waveform Editor file】，知识兔选择波形编辑器文件
选择【Node】->【Enter Nodes from SNF】,从SNF文件中选择输入设计文件的信号节点，知识兔点击【List】。
知识兔点击【=>】从左窗选择需要的信号进入右窗，知识兔点击【OK】
在【Options】中消去【Snap to Grid】的选择
选择【File】->【End Time】调整仿真时间区域，填入65.0us
知识兔点击“b”，使其变为黑色，点出时钟周期设置窗，知识兔设置周期为800ns.
设置“a”周期为2us
存盘
单击【MAX+plus II】->【Simulator】->【Start】运行仿真器
如何看波形
我们知识兔点击新建按钮
新建波形文件
波形文件格式我们选择scf
进行波形的绘制界面
我们在任意界面鼠标右键
选择Enter Nodes from SNF…
我们先知识兔点击list列出当前的IO口
然后知识兔知识兔点击=>符号导入全部的接口
可以看到输入a，b输出c波形图像已经出来了
不过a，b均为高电平，c为未定义态
2输入端的与非门，真值表有四种可能性
我们这里就暂且输入四个时刻的波形其余时刻先不用管
选中一段，知识兔点击0或1输入波形
这里我们按照
00,01,10,11格式输入的
我们按CTRL+S保存波形文件
文件名必须和我们的网表文件名相同且路径相同
我们知识兔点击顶栏的MaxplusII->Simulator进行模拟仿真
知识兔点击start进行仿真操作
可以看到输出c已经有结果了
对应我们真值表发现结果正确，只是波形可能有延迟误差
这是正常的，因为我们在实际应用中也是存在这样的延迟误差的
下载仅供下载体验和测试学习，不得商用和正当使用。
